CXL 内存池化架构深度实战：从协议分层到生产级部署
CXL（Compute Express Link）深度技术解析：从协议栈三层架构、基于目录的缓存一致性机制，到内存拓扑设计、Linux内核CXL子系统实现，以及AI推理集群中的生产级部署实战
缓存一致性
CPU缓存一致性协议MESI深度实战：从硬件缓存行到高性能数据结构
深入剖析MESI协议的状态机原理，实战演示false sharing的检测与消除（perf c2c/alignas/Slab Counter）、AoS vs SoA布局选择、NUMA感知的原子操作，最终构建缓存友好的无锁SPSC队列。含C/C++/Rust代码示例与性能分析工具箱。
CXL 内存互连技术深度实战：从 PCIe 物理层到 HDMA 一致性模型与 Linux 内核子系统全链路架构
深入解析CXL内存互连技术全栈——从PCIe物理层FLIT协议到HDM内存一致性模型，从Type3设备驱动到CXL 3.0 Fabric组网，在2026年CXL 2.0商用爆发的背景下，通过QEMU模拟环境+cxl-cli实机演示，给出一份从原理到工程落地的完整指南。
CPU Memory Barrier 深度实战：从硬件缓存一致性到 C++11/Rust 内存模型的工程应用
从硬件缓存一致性协议出发，深入浅出地剖析 CPU Memory Barrier 的原理与实战应用。涵盖 C++11 六种内存序语义、Lock-Free Ring Buffer 实现、性能 benchmark 对比、Rust atomic 用法、Linux 内核 smp_mb API，以及 False Sharing 陷阱和 2026 年 CXL/Chiplet 背景下的屏障演进趋势。
用 Rust 从零构建 RISC-V 缓存一致性协议模拟器：TileLink UC 协议状态机与多核事务实战
以 Rust 从零实现 RISC-V TileLink UC 协议模拟器，完整覆盖 MOESI 状态机建模、多核事务通道、死锁检测、脏数据转发机制及不变量检查器。附全部可运行代码，学完即可独立构建一致性仿真环境。
