深入理解 CPU Cache 一致性协议：从 MESI 到 RISC-V 的全景剖析
从经典MESI四状态机出发，深入剖析MOESI/MESIF协议变种、目录式协议设计思想、RISC-V TileLink一致性总线、商用处理器实现（Intel x86/AMD/ARM），以及伪共享、内存屏障等实战优化技巧。
缓存一致性
CPU缓存一致性与内存屏障深度剖析：从MESI协议到内存模型
从硬件缓存层次结构出发，深入剖析MESI/MOESI/MESIF等经典协议的运转机制，讲解x86-TSO与ARM弱内存模型的差异，并结合Linux内核和C11内存模型中的实际代码，分析如何在生产环境中正确使用这些机制。
Linux FUSE 深度工程实战：从内核模块到用户态文件系统的完整生产方案
深入解析Linux FUSE文件系统的完整工程实现：内核模块架构设计、请求协议格式、高性能IO路径优化（writeback/passthrough）、缓存一致性协议、生产级守护进程架构、性能基准与安全加固方案
缓存一致性协议深度工程实战：MESI/MOESI 硬件实现、内存屏障原语与零成本抽象的生产实践
从硬件缓存一致性协议（MESI/MOESI/MESIF）的状态机转换入手，深入剖析 x86-TSO 与 ARM 弱内存模型的差异，结合 Linux 内核、Rust 原子操作与 CXL 互联协议，揭示内存屏障在生产环境中的工程实践与性能优化技巧。
Linux内核缓存一致性与内存屏障深度实战：从MESI协议到RCU与eBPF的无锁工程艺术
深入剖析Linux内核缓存一致性与内存屏障：从MESI缓存一致性协议到store buffer/invalidate queue的硬件原理，解析四种SMP屏障语义与release/acquire模型，实战精讲RCU链表操作、eBPF Ring Buffer无锁队列、网卡DMA描述符、crypto引擎等子系统的屏障使用，附常见错误模式与KCSAN检测案例。
CXL 内存池化架构深度实战：从协议分层到生产级部署
CXL（Compute Express Link）深度技术解析：从协议栈三层架构、基于目录的缓存一致性机制，到内存拓扑设计、Linux内核CXL子系统实现，以及AI推理集群中的生产级部署实战
CPU 缓存一致性工程与 AI 推理系统多核瓶颈深度实战
从MESI协议原理出发，深入剖析AI推理多核瓶颈工程本质，涵盖伪共享检测与消除、NUMA感知KV-Cache分配、Per-Core数据结构设计、缓存感知调度等实战优化策略
CXL 内存互连技术深度实战：从 PCIe 物理层到 HDMA 一致性模型与 Linux 内核子系统全链路架构
深入解析CXL内存互连技术全栈——从PCIe物理层FLIT协议到HDM内存一致性模型，从Type3设备驱动到CXL 3.0 Fabric组网，在2026年CXL 2.0商用爆发的背景下，通过QEMU模拟环境+cxl-cli实机演示，给出一份从原理到工程落地的完整指南。
用 Rust 从零构建 RISC-V 缓存一致性协议模拟器：TileLink UC 协议状态机与多核事务实战
以 Rust 从零实现 RISC-V TileLink UC 协议模拟器，完整覆盖 MOESI 状态机建模、多核事务通道、死锁检测、脏数据转发机制及不变量检查器。附全部可运行代码，学完即可独立构建一致性仿真环境。
CXL 内存池化技术深度实战：从协议架构到生产部署的工程全链路
CXL（Compute Express Link）是基于 PCIe 的高速互连协议，在 CPU 与设备间维持缓存一致性，实现内存池化与扩展。本文从协议架构、三种设备类型、缓存一致性机制出发，深入剖析 CXL 3.0 交换网络，并展示生产环境部署实战与性能基准数据。
