用 Rust 从零构建 RISC-V 缓存一致性协议模拟器：TileLink UC 协议状态机与多核事务实战
以 Rust 从零实现 RISC-V TileLink UC 协议模拟器，完整覆盖 MOESI 状态机建模、多核事务通道、死锁检测、脏数据转发机制及不变量检查器。附全部可运行代码，学完即可独立构建一致性仿真环境。
RISC-V
RISC-V 向量扩展 RVV 1.0 AI 推理实战：从向量寄存器到端端侧 LLM 加速
RISC-V 向量扩展 RVV 1.0 在 AI 推理优化中的深度实战指南：架构原理、寄存器模型、向量化编程范式，以及从矩阵乘法、激活函数到 LayerNorm 的完整实现与性能基准。结合 SpacemiT K1、平头哥 C920 等真实硬件平台，分析 RVV 与 NPU 协同部署策略。
RISC-V SMP 启动与 CPU 热插拔深度实战：从设备树解析到 SBI 调用到调度器就绪
深入剖析 RISC-V 架构下 SMP 多核启动完整链路：Hart 状态机模型、SBI HSM 扩展调用流、设备树 CPU 节点解析、secondary 入口代码逻辑、CPU 热插拔机制与内存一致性保障，包含 Linux 6.6+ 内核与 OpenSBI v1.4+ 完整代码实现。
RISC-V Linux 内核移植深度实战：从 ISA 基础到首发板级支持的全链路工程指南
从零开始详解 RISC-V Linux 内核移植完整流程：RISC-V ISA 特权架构、M/S/U 模式、OpenSBI 固件搭建、设备树（DTS）精确描述硬件、内核配置裁剪、驱动适配、根文件系统构建，含 StarFive VisionFive 2 和 QEMU 双平台实战代码。
Chisel 敏捷硬件设计深度工程实战：从 FIRRTL/CIRCT 编译流水线、参数化生成器到香山 RISC-V 核的工业级落地
拆解 Chisel 敏捷硬件设计全链路：Chisel 三层抽象与 last-connect 语义、参数化生成器与 Rocket Chip diplomacy 两阶段细化、FIRRTL High/Mid/Low 三态降级与关键 Pass、CIRCT/MLIR 多方言到 SystemVerilog 的出口、多时钟域与复位工程、ChiselTest 与差分验证，以及香山 RISC-V 核的工业级实践与踩坑清单。
C++11 内存模型与无锁编程实战：从 std::atomic 到硬件内存屏障的全链路解析
深入C 11内存模型，剖析x86-TSO、ARMv8弱内存模型、RISC-V WMO三种架构下原子操作的真实行为差异，结合无锁队列、引用计数、Hazard Pointer等实战案例，提供性能数据与跨平台编程经验总结。
RISC-V 向量扩展 (RVV) 在 AI 推理加速中的深度工程实战
从零开始剖析 RVV 1.0 架构的工程实现，深入讲解 AI 推理核心算子（矩阵乘、Softmax、LayerNorm、SiLU）的向量化方法，并给出可落地的代码示例与性能优化策略。
用 Zig 从零实现 RISC-V 操作系统内核：从 Boot 到进程调度
从零用 Zig 实现 RISC-V 操作系统内核，覆盖 OpenSBI 启动、Sv39 页表、中断委托、SBI 定时器调用和 Round-Robin 调度器，附完整代码与 QEMU 验证步骤。
RISC-V H-extension 虚拟化深度工程实战：从 CSR 指令到嵌套虚拟化生产级实现
深入剖析 RISC-V H-extension 虚拟化架构：两阶段地址转换机制、AIA 中断虚拟化 (IMSIC)、QEMU/KVM 嵌套虚拟化实战部署与性能调优，覆盖 Sv39x4 模式、posted-interrupt、影子页表等核心机制。
RISC-V J Extension：Pointer Masking 硬件内存安全的工程落地
2024年10月1日，RISC-V J Extension 的 Pointer Masking 子扩展正式 ratified。本文深入剖析其技术规范、编译器支持、在 Wasm JIT 和云原生沙箱中的工程实践，以及与 ARM/Intel/CHERI 的对比。
